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芯片设计

芯片设计包括IC设计及后端的半导体制程,即首先进行理论上的IC设计,设计成型后,需要将电路做到载体上以实现它的功能。
    IC设计是将系统、逻辑与性能的设计要求转化为具体的物理版图的过程, 也是一个把产品从抽象的过程一步步具体化、直至最终物理实现的过程。为了完成这一过程,一般分为层次化和结构化的设计方法:层次化的设计方法能使复杂的系统简化,并能在不同的设计层次及时发现错误并加以纠正;结构化的设计方法是把复杂抽象的系统划分成一些可操作的模块,允许多个设计者同时设计,而且某些子模块的资源可以共享。
    世纪芯集成电路芯片解密中心与权威芯片厂商合作,提供芯片开发、设计服务,致力于用芯片核心技术推动我国电子信息产业的飞速发展。我们专业的芯片设计服务团队对复杂芯片的基本模块建立有深入的了解,准确把握时序的计算及其调整,掌握了各种DFT高级应用技能,并对后端的芯片流片过程以及影响芯片性能的各种因素有深入了解,在芯片设计过程中,我们依托自身出色的设计能力,保证整个芯片设计的成功率及高性能,专业为您提供高效、优质的服务。
    世纪芯IC设计服务从RTL功能模块的建立、代码的设计、代码的综合、静态时钟分析、布局布线、动态时序分析、布线验证直至封装流片的每一个设计环节都有资深芯片设计工程师进行严格把关,同时,在IC可靠性分析、DFT分析与功能测试上拥有多年实际经验,可确保您的产品能顺利应用在各种行业产品中。

芯片设计流程:
集成电路规格(SPEC)之后到送交GDSII文件之前的设计流程:
集成电路按内部构成分类,有纯模拟芯片,如电源管理芯片;纯数字芯片,如数字信号处理芯片;混合信号芯片。以数模混合芯片的设计为例讲述设计流程,如果有不对的地方请到本站论坛批评指教:
数模混合芯片用数字部分实现芯片主体功能,模拟电路服务于数字电路功能的实现。现阶段大多数数字电路芯片都用同步数字电路实现,少数手搭的异步数字电路芯片不在此文论述之列。数字电路对模拟信号的依赖有两个方面:一时数字电路的时钟,二是数字电路与外围模拟世界的接口。具体实现的方式,是锁相环(PLL)搭配晶振实现高质量时钟脉冲;外围接口按输入接口和输出接口为ADC、DAC两大类,即模数转换器,数模转换器。除此之外的模块都是为这两大类模拟模块服务的,如参考电压源,稳定电压模块,振荡器等。通常说的模拟电路设计工程师大都集中于这两类模块的设计。
传统模拟电路的设计是按照规格定义的要求,选用已经用于工业的成熟的模块,组合形成满足于规格要求的电路,用仿真软件,如HSPICE,SPECTRE仿真组合成的电路,验证各项指标,如果符合规格要求,则交付后端设计人员。现阶段中国大陆模拟模块的创新少,创新的结构不多。因此,模拟电路设计人员的一项硬功夫,就是要熟背成熟的各类电路模块,在需要的时候直接调用,不宜盲目求新求奇。线路图交给后端设计人员画好版图以后,可用寄生参数提取工具,提取出版图中的寄生电阻和电容(没有电感),提取的电阻电容直接以SPICE的格式形成文本文件,结点与LVS中的原始原理图结点一致,因此,将此RC文本文件直接在HSPICE的输入文件中INCLUDE进来,再次运行HPICE等,即完成所谓“后仿真”。后仿真合格后,版图可交付生产。
数字电路分全定制和硬件描述语言实现两种做法。全定制就是直接用基本门搭建电路,一般用在小规模的芯片上,可以节省面积,优化性能,缺点是周期长,难度大,易出错。硬件描述语言是用VerilogHDL或VHDL作行为级功能描述(Verilog有数据流描述,行为描述,结构化描述三种描述方式),使用Verilog编写的测试向量用Verilog仿真软件(如Verilog-xl)作功能性仿真。仿真合格,则说明功能正确。下一步是将功能正确的HDL文件作物理实现。以Verilog为例。行为级描述的Verilog是没有办法直接物理实现的。物理实现的途径是将行为级描述的功能用基本的门电路搭建出来。Verilog的结构化描述方式支持晶体管级原语,门级原语,模块实例化原语三种结构化的描述方式,只有结构化的描述方式的Verilog才能与门电路一一对应,称为门级结构化描述的Verilog,通常简称为门级Verilog。将行为描述(行为级可实现寄存器传输级RTL,体系结构级,算法级三种级别,行为级一般在RTL级实现)的Verilog转化为结构化描述(门级)的Verilog的过程,叫作“综合”(Synthesis),综合的工具叫Design Compile。综合后的门级Verilog交给自动布局布工程师自动布局布线以后,生成版图。
将数字和模拟的版图整合(可在全定制版图工具中进行,也可以自动布局布线工具中进行)在一起,作全芯片的物理验证以后,交付生产。